Popis predmeta

Opis predmeta

Trendovi u razvoju složenih digitalnih sustava. Razvoj digitalnih sustava pomoću jezika za opis sklopovlja (HDL). Hijerahijski dizajn. Modeliranje elemenata i toka podataka. HDL model; sučelje i unutrašnja građa. Dizajn digitalnog sustava; referentni model, ispitno okruženje, fizički ostvariv model. Sučelje modela prema razvojnoj okolini. Organizacija koda. Praktični aspekti sinteze sklopovlja pomoću HDL jezika. Implementacija. Funkcijska i vremenska simulacija modela implementiranog sklopa. Specifičnosti projektiranja kombinacijskih i sekvencijalnih funkcija. Dizajn logičkih automata primjenom HDL jezika. Sklopovske izvedbe sustava za digitalnu obradu signala. Arhitekture novih generacija programabilnih logičkih sklopova (CPLD), polja (FPGA) i sustava (SoC). Pregled suvremenih tehnologija izvedbe, načina konfiguriranja i verifikacije. Intelektualno vlasništvo. Razvojni sustavi i alati. Primjer dizajna.

Ishodi učenja

  1. opisati postupak projektiranja složenih digitalnih sustava
  2. opisati arhitekturu CPLD, FPGA i SoC sklopova
  3. koristiti jedan od jezika za opis sklopovlja (HDL)
  4. razviti digitalni sustav korištenjem jezika za opis sklopovlja
  5. raščlaniti zahtjeve postavljene na digitalni sustav
  6. integrirati više digitalnih podsustava u cjelovit sustav
  7. analizirati rezultate ispitivanja digitalnog sustava

Oblici nastave

Predavanja

-

Samostalni zadaci

-

Laboratorij

-

Način ocjenjivanja

Kontinuirana nastava Ispitni rok
Vrsta provjere Prag Udio u ocjeni Prag Udio u ocjeni
Laboratorijske vježbe 0 % 20 % 0 % 20 %
Međuispit: Pismeni 0 % 35 % 0 %
Završni ispit: Pismeni 0 % 45 %
Ispit: Pismeni 50 % 80 %
Napomena / komentar

Student stječe pravo na prolaz ako je na pisanim provjerama stekao barem 50% bodova.

Tjedni plan nastave

  1. Principi, Dizajn na razini sustava
  2. Elementi jezika
  3. Ponašajni model, Elementi jezika
  4. Fizički ostvariv (RTL) model, Elementi jezika
  5. Elementi jezika, Praktični primjeri u jeziku VHDL i Verilog
  6. Struktura i organizacija koda, Praktični primjeri u jeziku VHDL i Verilog
  7. Praktični primjeri u jeziku VHDL i Verilog, Ispitno okruženje, Funkcijska simulacija
  8. Međuispit
  9. Mjere složenosti, Implementacijske platforme ASICS. FPGA. CPLD
  10. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Implementacijske platforme ASICS. FPGA. CPLD
  11. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Generički dizajn i dizajn neovisan o platformi
  12. Praktični primjeri u jeziku VHDL i Verilog, Vremenska simulacija
  13. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Primjer dizajna
  14. Primjer dizajna, Formalna verifikacija digitalnih sustava
  15. Završni ispit

Studijski programi

Sveučilišni preddiplomski
Elektrotehnika i informacijska tehnologija (studij)
Izborni predmeti (5. semestar)
Računarstvo (studij)
Izborni predmeti (5. semestar)

Literatura

M. Vučić, G. Molnar (2018.), Alati za razvoj digitalnih sustava - Materijali za predavanja I, FER-ZESOI
M. Vučić, G. Molnar (2009.), Alati za razvoj digitalnih sustava - Materijali za predavanja II, FER-ZESOI
M. Vučić, G. Molnar (2009.), Alati za razvoj digitalnih sustava - Materijali za predavanja III, FER-ZESOI
M. Butorac, G. Molnar, M. Vučić (2015.), Alati za razvoj digitalnih sustava - Upute za praktični rad I,
G. Molnar, M. Vučić (2009.), Alati za razvoj digitalnih sustava - Upute za praktični rad II, FER-ZESOI
P. J. Ashenden (2008.), The Designer's Guide to VHDL, Morgan Kaufmann Publishers
P. J. Ashenden (2008.), Digital Design - An Embedded Systems Approach Using VerilogThe Designer's Guide to VHDL, Morgan Kaufmann Publishers
L. H. Crockett, R. A. Elliot, M. A. Enderwitz, R. W. Stewart (2014.), The Zynq Book - Embedded Processing with the ARM Cortex-A9 on the Xilinx Zynq-7000 All Programmable SoC, Strathclyde Academic Media

Laboratorijske vježbe

Za studente

Izvedba

ID 183417
  Zimski semestar
5 ECTS
R0 Engleski jezik
R1 E-učenje
30 Predavanja
12 Laboratorijske vježbe

Ocjenjivanje

88 izvrstan
75 vrlo dobar
62 dobar
50 dovoljan

Ishodi učenja

  1. opisati postupak projektiranja složenih digitalnih sustava
  2. opisati arhitekturu CPLD, FPGA i SoC sklopova
  3. koristiti jedan od jezika za opis sklopovlja (HDL)
  4. razviti digitalni sustav korištenjem jezika za opis sklopovlja
  5. raščlaniti zahtjeve postavljene na digitalni sustav
  6. integrirati više digitalnih podsustava u cjelovit sustav
  7. analizirati rezultate ispitivanja digitalnog sustava

Oblici nastave

Predavanja

-

Samostalni zadaci

-

Laboratorij

-

Način ocjenjivanja

Kontinuirana nastava Ispitni rok
Vrsta provjere Prag Udio u ocjeni Prag Udio u ocjeni
Laboratorijske vježbe 0 % 20 % 0 % 20 %
Međuispit: Pismeni 0 % 35 % 0 %
Završni ispit: Pismeni 0 % 45 %
Ispit: Pismeni 50 % 80 %
Napomena / komentar

Student stječe pravo na prolaz ako je na pisanim provjerama stekao barem 50% bodova.

Tjedni plan nastave

  1. Principi, Dizajn na razini sustava
  2. Elementi jezika
  3. Ponašajni model, Elementi jezika
  4. Fizički ostvariv (RTL) model, Elementi jezika
  5. Elementi jezika, Praktični primjeri u jeziku VHDL i Verilog
  6. Struktura i organizacija koda, Praktični primjeri u jeziku VHDL i Verilog
  7. Praktični primjeri u jeziku VHDL i Verilog, Ispitno okruženje, Funkcijska simulacija
  8. Međuispit
  9. Mjere složenosti, Implementacijske platforme ASICS. FPGA. CPLD
  10. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Implementacijske platforme ASICS. FPGA. CPLD
  11. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Generički dizajn i dizajn neovisan o platformi
  12. Praktični primjeri u jeziku VHDL i Verilog, Vremenska simulacija
  13. Računalni alati za obradu sklopovskih i arhitekturnih reprezentacija, Primjer dizajna
  14. Primjer dizajna, Formalna verifikacija digitalnih sustava
  15. Završni ispit

Studijski programi

Sveučilišni preddiplomski
Elektrotehnika i informacijska tehnologija (studij)
Izborni predmeti (5. semestar)
Računarstvo (studij)
Izborni predmeti (5. semestar)

Literatura

M. Vučić, G. Molnar (2018.), Alati za razvoj digitalnih sustava - Materijali za predavanja I, FER-ZESOI
M. Vučić, G. Molnar (2009.), Alati za razvoj digitalnih sustava - Materijali za predavanja II, FER-ZESOI
M. Vučić, G. Molnar (2009.), Alati za razvoj digitalnih sustava - Materijali za predavanja III, FER-ZESOI
M. Butorac, G. Molnar, M. Vučić (2015.), Alati za razvoj digitalnih sustava - Upute za praktični rad I,
G. Molnar, M. Vučić (2009.), Alati za razvoj digitalnih sustava - Upute za praktični rad II, FER-ZESOI
P. J. Ashenden (2008.), The Designer's Guide to VHDL, Morgan Kaufmann Publishers
P. J. Ashenden (2008.), Digital Design - An Embedded Systems Approach Using VerilogThe Designer's Guide to VHDL, Morgan Kaufmann Publishers
L. H. Crockett, R. A. Elliot, M. A. Enderwitz, R. W. Stewart (2014.), The Zynq Book - Embedded Processing with the ARM Cortex-A9 on the Xilinx Zynq-7000 All Programmable SoC, Strathclyde Academic Media

Laboratorijske vježbe

Za studente

Izvedba

ID 183417
  Zimski semestar
5 ECTS
R0 Engleski jezik
R1 E-učenje
30 Predavanja
12 Laboratorijske vježbe

Ocjenjivanje

88 izvrstan
75 vrlo dobar
62 dobar
50 dovoljan